隨著微電子技術(shù)的高速發(fā)展，新器件的應(yīng)用導(dǎo)致現(xiàn)代EDA設(shè)計的電路布局密度大，而且信號的頻率也很高，隨著高速器件的使用，高速DSP(數(shù)字信號處理) 系統(tǒng)設(shè)計會越來越多，處理高速DSP應(yīng)用系統(tǒng)中的信號問題成為設(shè)計的重要問題。在這種設(shè)計中，其特點是系統(tǒng)數(shù)據(jù)速率、時鐘速率和電路密集度都在不斷增加，其PCB板的設(shè)計表現(xiàn)出與低速設(shè)計截然不同的行為特點，即出現(xiàn)信號完整性問題、干擾加重問題、電磁兼容性問題等等。
這些問題能導(dǎo)致或者直接帶來信號失真，定時錯誤，不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)錯誤甚至系統(tǒng)崩潰，解決不好會嚴(yán)重影響系統(tǒng)性能，并帶來不可估量的損失。解決這些問題的方法主要靠電路設(shè)計。因此PCB板的設(shè)計質(zhì)量相當(dāng)重要，它是把最優(yōu)的設(shè)計理念轉(zhuǎn)變?yōu)楝F(xiàn)實的惟一途徑。下面討論針對在高速DSP系統(tǒng)中
PCB板可靠性設(shè)計應(yīng)注意的若干問題。
一、電源設(shè)計
高速DSP系統(tǒng)PCB板設(shè)計首先需要考慮的是電源設(shè)計問題。在電源設(shè)計中，通常采用以下方法來解決信號完整性問題。
1、考慮電源和地的去耦
隨著DSP工作頻率的提高，DSP和其他IC元器件趨向小型化、封裝密集化，通常電路設(shè)計時考慮采用多層板，建議電源和地都可以用專門的一層，且對于多種電源，例如DSP的I/O電源電壓和內(nèi)核電源電壓不同，可以用兩個不同的電源層，若考慮多層板的加工費用高，可以把接線較多或者相對關(guān)鍵的電源用專門的一層，其他電源可以和信號線一樣布線，但要注意線的寬度要足夠。
無論電路板是否有專門的地層和電源層，都必須在電源和地之間加一定的并且分布合理的電容。為了節(jié)省空間，減少通孔數(shù)，建議多使用貼片電容?？砂奄N片電容放在PCB板背面即焊接面，貼片電容到通孔用寬線連接并通過通孔與電源、地層相連。
2、考慮電源分布的布線規(guī)則
分開模擬和數(shù)字電源層
高速高精度模擬元件對數(shù)字信號很敏感。例如，放大器會放大開關(guān)噪聲，使之接近脈沖信號，所以在板上模擬和數(shù)字部分，電源層一般是要求分開的。
3、隔離敏感信號
有些敏感信號(如高頻時鐘) 對噪聲干擾特別敏感，對它們要采取高等級隔離措施。高頻時鐘(20MHz以上的時鐘，或翻轉(zhuǎn)時間小于5ns的時鐘)必須有地線護(hù)送，時鐘線寬至少10mil，護(hù)送地線線寬至少20mil，高頻信號線的保護(hù)地線兩端必須由過孔與地層良好接觸，而且每5cm 打過孔與地層連接;時鐘發(fā)送側(cè)必須串接一個22Ω～220Ω的阻尼電阻?？杀苊庥蛇@些線帶來的信號噪聲所產(chǎn)生的干擾。
二、軟、硬件抗干擾設(shè)計
一般高速DSP應(yīng)用系統(tǒng)PCB板都是由用戶根據(jù)系統(tǒng)的具體要求而設(shè)計的，由于設(shè)計能力、實驗室條件有限，如不采取完善、可靠的抗干擾措施，一旦遇到工作環(huán)境不理想、有電磁干擾就會導(dǎo)致DSP程序流程紊亂，當(dāng)DSP正常工作代碼不能恢復(fù)時，將出現(xiàn)跑飛程序或死機現(xiàn)象，甚至?xí)p壞某些元器件。應(yīng)注意采取相應(yīng)的抗干擾措施。
1、硬件抗干擾設(shè)計
硬件抗干擾效率高，在系統(tǒng)復(fù)雜度、成本、體積可容忍的情況下，優(yōu)先選用硬件抗干擾設(shè)計。常用的硬件抗干擾技術(shù)可歸納為以下幾種:
(1) 硬件濾波：RC 濾波器可以大大削弱各類高頻干擾信號。如可以抑制“毛刺”干擾。
(2) 合理接地：合理設(shè)計接地系統(tǒng)，對于高速的數(shù)字和模擬電路系統(tǒng)來說，具有一個低阻抗、大面積的接地層是很重要的。地層既可以為高頻電流提供一個低阻抗的返回通路，而且使EMI、RFI變得更小，同時還對外部干擾具有屏蔽作用。PCB 設(shè)計時把模擬地和數(shù)字地分開。
(3) 屏蔽措施：交流電源、高頻電源、強電設(shè)備、電弧產(chǎn)生的電火花，會產(chǎn)生電磁波，成為電磁干擾的噪聲源，可用金屬殼體把上述器件包圍起來，再接地，這對屏蔽通過電磁感應(yīng)引起的干擾非常有效。
(4) 光電隔離：光電隔離器可以有效地避免不同電路板間的相互干擾，高速的光電隔離器常用于DSP和其他設(shè)備(如傳感器、開關(guān)等) 的接口。
2、軟件抗干擾設(shè)計
軟件抗干擾有硬件抗干擾所無法取代的優(yōu)勢，在DSP 應(yīng)用系統(tǒng)中還應(yīng)充分挖掘軟件的抗干擾能力，從而將干擾的影響抑制到最小。下面給出幾種有效的軟件抗干擾方法。
(1) 數(shù)字濾波：模擬輸入信號的噪聲可以通過數(shù)字濾波加以消除。常用的數(shù)字濾波技術(shù)有:中值濾波、算術(shù)平均值濾波等。
(2) 設(shè)置陷阱：在未用的程序區(qū)內(nèi)設(shè)置一段引導(dǎo)程序，當(dāng)程序受干擾跳到此區(qū)域時，引導(dǎo)程序?qū)娦胁东@到的程序引導(dǎo)到指定的地址，在那里用專門程序?qū)Τ鲥e程序進(jìn)行處理。
(3) 指令冗余：在雙字節(jié)指令和三字節(jié)指令后插入兩三個字節(jié)的空操作指令NOP，可以防止當(dāng)DSP系統(tǒng)受干擾程序跑飛時，將程序自動納入正軌。
(4) 設(shè)置看門狗定時：如失控的程序進(jìn)入“死循環(huán)”，通常采用“看門狗”技術(shù)使程序脫離“死循環(huán)”。其原理是利用一個定時器，它按設(shè)定周期產(chǎn)生一個脈沖，如果不想產(chǎn)生此脈沖，DSP就應(yīng)在小于設(shè)定周期的時間內(nèi)將定時器清零;但當(dāng)DSP程序跑飛時，就不會按規(guī)定把定時器清零，于是定時器產(chǎn)生的脈沖作為DSP復(fù)位信號，將DSP重新復(fù)位和初始化。
三、電磁兼容性設(shè)計
電磁兼容性是指電子設(shè)備在復(fù)雜電磁環(huán)境中仍可以正常工作的能力。電磁兼容性設(shè)計的目的是使電子設(shè)備既能抑制各種外來干擾，又能減少電子設(shè)備對其他電子設(shè)備的電磁干擾。在實際的PCB板中相鄰信號間或多或少存在著電磁干擾現(xiàn)象即串?dāng)_。串?dāng)_的大小與回路間的分布電容和分布電感有關(guān)。解決這種信號間的相互電磁干擾可采取以下措施:
1、選擇合理的導(dǎo)線寬度
由于瞬變電流在印制線條上產(chǎn)生的沖擊干擾主要是印制導(dǎo)線的電感成分引起的，而其電感量與印制導(dǎo)線長度成正比，與寬度成反比。所以采用短而寬的導(dǎo)線對抑制干擾是有利的。時鐘引線、總線驅(qū)動器的信號線常有大的瞬變電流，其印制導(dǎo)線要盡可能短。對于分立元件電路，印制導(dǎo)線寬度在1.5mm左右即可滿足要求;對于集成電路，印制導(dǎo)線寬度在0. 2mm～1. 0mm之間選擇。
2、采用井字形網(wǎng)狀布線結(jié)構(gòu)。
具體做法是在PCB板的一層橫向布線，緊挨著的一層縱向布線。
四、散熱設(shè)計
為有利于散熱，印制板最好是自立安裝，板間距應(yīng)大于2cm，同時注意元器件在印制板上的布排規(guī)則。在水平方向，大功率器件盡量靠近印制板邊沿布置，從而縮短傳熱途徑;在垂直方向大功率器件盡量靠近印制板上方布置，從而減少其對別的元器件溫度的影響。對溫度較敏感的元器件盡量布放在溫度比較低的區(qū)域，而不能放在發(fā)熱量大的器件的正上方。
在高速DSP應(yīng)用系統(tǒng)的各項設(shè)計中，如何把完善的設(shè)計從理論轉(zhuǎn)化為現(xiàn)實，依賴于高質(zhì)量的PCB板，DSP電路的工作頻率越來越高，管腳越來越密，干擾加大，如何提高信號的質(zhì)量很重要。因此系統(tǒng)的性能是否良好，與設(shè)計者的PCB板質(zhì)量密不可分。
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